0.35μmCMOSプロセス

プロセスラインアップと特徴

S35AD
動作電圧3.3Vの
アナログ・デジタル混在LSI設計に適したプロセス
S35MD
動作電圧3.3Vと5V I/O混在のアナログデジタル混在LSI設計に適したプロセス
S35A
異極ゲートを採用しPMOSのOffLeak特性を改善低消費電力化に最適なプロセス
S35B
5V耐圧のMOS特性と0.35um プロセスの面積最小化を両立 異極ゲートでの仕事関数差 MOSを提供
S35MTA
S35Aに5V I/Oを加え異極ゲートで低消費電力化と仕事関数差MOSを提供 複数の電源電圧に対応
S35MTC
I/Oは5V、内部コアは2.5Vまたは3.3Vの電圧に対応。 アナログ系オプションに温度依存性の少ないPoly-Si中抵抗、PIP容量、Sub-PNP BJTが搭載可能
   

NV-FUSE IP

0.35μm.CMOSプロセス S35MTA S35MTCで、電気的に書き換え可能な不揮発性メモリIPを使用できます。

【NV-FUSE IP特徴】 ・メモリ容量 16ビット/32ビット/64ビット/128ビットを用意
・シリアル入力インターフェースでメモリにデータをプログラム
・電源オンするとスタンバイ状態(1μA max)でメモリのデータを自動出力
・プログラムした情報は1ビット単位でメモリ電流としてモニタ可能

対応表

●:対応可 

  Analog-CMOS
0.35μm
プロセスコード S35AD S35MD  S35A S35B S35MTA S35MTC



3.3V MOS -
5V MOS - I/O用 - I/O用 I/O用
高耐圧 MOS - - - - - -
Sub-PNP
V-NPN - - - -
PIP容量
高抵抗Poly 4KΩ/□ 4KΩ/□ 7KΩ/□ 4KΩ/□ 4KΩ/□ 4KΩ/□
Polyヒューズ


MOS BSIM BSIM BSIM BSIM BSIM BSIM
BiP Gummel Poon Gummel Poon Gummel Poon Gummel Poon Gummel Poon Gummel Poon
標準セル - - - - -
NV-FUSE IP - - - -
P
D
K
Cadence -
Tanner
SILVACO - - - -
Textベース*

*Text ベース
Spiceモデルデータ、DRC、LVS等検証ルールはTextベースの電子データ、基本素子のレイアウト例はGDSデータで、レイアウトルール、マスク層定義、素子特性、素子構造等はドキュメントにて提出致します。

PDKドキュメント体系

PDKドキュメント体系

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